第1章數(shù)字系統(tǒng)的標(biāo)準(zhǔn)設(shè)計·

1.1數(shù)字信號與數(shù)字系統(tǒng)

1.1.1數(shù)字信號

1.1.2數(shù)字系統(tǒng)的特點

1.1.3數(shù)字系統(tǒng)的真值表及其表達(dá)要點

1.1.4數(shù)字系統(tǒng)真值表的舉例

1.2數(shù)字系統(tǒng)的設(shè)計分割——邏輯運算與邏輯單元

1.2.1自頂向下設(shè)計

1.2.2從輸出進(jìn)行系統(tǒng)分割

1.2.3從輸入進(jìn)行系統(tǒng)分割

1.2.4邏輯運算的規(guī)范表達(dá)方式

1.2.52輸入邏輯系統(tǒng)

1.2.6邏輯運算的擴展

1.3數(shù)字邏輯系統(tǒng)的標(biāo)準(zhǔn)運算表達(dá)

1.3.1展開定理

1.3.2**項

1.3.3邏輯函數(shù)的標(biāo)準(zhǔn)和

1.4數(shù)字邏輯系統(tǒng)的邏輯圖表達(dá)

1.4.1邏輯運算的順序

1.4.2多輸入邏輯符號表達(dá)

1.4.3標(biāo)準(zhǔn)邏輯符號圖的表達(dá)·

1.5采用計算機工具進(jìn)行圖形輸入和**

習(xí)題1

第2章數(shù)字電路的結(jié)構(gòu)與*能

2.1開關(guān)電路與開關(guān)器件

2.1.1邏輯狀態(tài)的電路表達(dá)與獲取

2.1.2邏輯單元的簡單電路實現(xiàn)

2.1.3開關(guān)電路的設(shè)計思想

2.1.4典型的開關(guān)器件（MOS晶體管）

2.2 CMOS結(jié)構(gòu)

2.2.1單輸入器件

2.2.22輸入器件

2.2.32輸入“與門”和“或門”的構(gòu)成

2.2.4CMOS結(jié)構(gòu)的特點總結(jié)·

2.2.5互補結(jié)構(gòu)的推廣

2.3靜態(tài)分析

2.3.1MOS器件的靜態(tài)模型（電阻模型）

2.3.2CMOS反相器的電壓轉(zhuǎn)移特*

2.3.3CMOS的邏輯電平范圍（邏輯電平容限）

2.3.4.輸出電流與驅(qū)動能力

2.3.5電路*能的對稱設(shè)置

2.4**晶體管模型與**集成度設(shè)計

2.4.1驅(qū)動能力與面積尺度的關(guān)系

2.4.2**晶體管模型

2.4.31X反相器設(shè)計

2.4.4 1X與非門/或非門設(shè)計

2.4.5器件單元的時間延遲與功耗

2.4.6.時間延遲的動態(tài)分析

2.4.7功耗分析

2.4.8路徑延遲分析及樹狀緩沖設(shè)計

2.5數(shù)字集成器件的端口單元設(shè)計

2.5.1輸入緩沖單元設(shè)計

2.5.2輸出緩沖單元設(shè)計

2.5.3端口輸出器件的延遲與緩沖設(shè)計

2.5.4輸出大驅(qū)動單元對數(shù)字集成電路設(shè)計的影響

2.5.5中小規(guī)模集成設(shè)計與大規(guī)模集成設(shè)計的區(qū)分

2.5.6集成塊的外部電路設(shè)計

習(xí)題2

第3章數(shù)字系統(tǒng)中的信號編碼

3.1數(shù)字信號的編碼

3.2定點數(shù)制的表達(dá)和轉(zhuǎn)換

3.2.1定點數(shù)制概念

3.2.2十進(jìn)制與二進(jìn)制的相互轉(zhuǎn)換

3.3 數(shù)模轉(zhuǎn)換（DAC）和模數(shù)轉(zhuǎn)換（ADC）

3.3.1DA轉(zhuǎn)換電路的實現(xiàn)

3.3.2典型的DA轉(zhuǎn)換電路

3.3.3 AD轉(zhuǎn)換

3.3.4AD轉(zhuǎn)換的數(shù)據(jù)格式

3.3.5AD轉(zhuǎn)換中的量化編碼

3.3.6量化編碼的精度與誤差

3.4數(shù)值運算及符號數(shù)編碼

3.4.1無符號數(shù)的運算

3.4.2符號的添加與原碼表達(dá)

3.4.3符號數(shù)的補碼表達(dá)

3.4.4符號數(shù)的特點及相互轉(zhuǎn)換規(guī)則

3.4.5符號數(shù)的代數(shù)和加法

3.4.6格雷碼

3.4.7數(shù)值類信號的編碼小結(jié)

3.5鍵盤輸入編碼設(shè)計

3.5.1數(shù)字鍵盤的直接編碼

3.5.2 BCD碼

3.5.3 8421碼

3.5.4 2421碼

3.5.5 余3碼

3.5.6 獨熱碼—BCD8421編碼器設(shè)計

3.5.7復(fù)雜信號的編碼和顯示

3.6數(shù)據(jù)顯示控制與譯碼

3.6.17段譯碼器設(shè)計

3.6.2復(fù)雜符號顯示

3.6.3二進(jìn)制譯碼器

3.7奇偶校驗編碼

3.7.1 校驗碼編碼規(guī)則

3.7.2奇/偶校驗

3.7.3錯誤的校驗檢測

3.7.4糾錯系統(tǒng)的設(shè)計

習(xí)題3

第4章基于邏輯單元的組合優(yōu)化設(shè)計

4.1組合優(yōu)化設(shè)計與邏輯定理

4.2對偶概念與對偶定理

4.2.1電路系統(tǒng)的對偶*

4.2.2對偶系統(tǒng)的實現(xiàn)

4.2.3德摩根定理

4.2.4圈到圈設(shè)計（加圈設(shè)計）

……

10.5 基于FPGA的時序控制設(shè)計

10.5.1組合單元的同步控制設(shè)計

10.5.2組合流水設(shè)計概念

10.5.3同步狀態(tài)機的設(shè)計

10.5.4簡單同步狀態(tài)機的HDL設(shè)計描述

習(xí)題10

參考文獻(xiàn)